又是一个和探头，接地相关的真实调试案例！

　　有些电路本来没有问题，连接上探头就有问题了；有些电路本来有问题，接上探头又没有问题了。两种情况下的根源可能大不一样，但一定是有一个没有被挖出来的根源。

　　来自西门子公司的李工和R&S的李工一起，追根溯源，搞明白了原来问题出在晶振的"来料不良"上。这令笔者想起有位老采购说的：最容易出问题的物料就三样：电源，晶振和接插件。在发现问题的过程中，我们可以看到示波器作为"工程师的眼睛"的价值。

　　2014年7月份，我们启动了电能质量高端设备开发项目。这个项目的技术需求是采样点多，数据率高，算法复杂，数据存储量大，网络接口多，高级应用多等。面临这样的情况，我们通过大量分析和评估，决定新构建硬件平台来满足产品需求。通过对多家处理器进行分析？ 比对，最终一个全新的硬件架构出炉了：以双核CPU配上FPGA，Switch，DOM盘等来实现数据获取，传输，计算，存储，通信等功能。经过一番努力，很快我们的板卡打样回板，并完成了SMT，正式进入软硬件调试阶段。在完成小系统（CPU，DDR，Flash等）主要器件测试后，我们进入小系统外围器件的开发环节，在做SATA-DOM盘测试时，发现了DOM盘无法连接的问题。在软件工程师的配合测试下，很快定位出是差分晶振输出给CPU的差分LVDS参考时钟未能稳定锁定，导致控制器无法正常工作。在公司内部寻找测试高速信号的示波器，发现基本都是带宽很低的示波器，且不配有有源差分探头，根本无法看到波形，从而无法判断是原理设计问题，还是PCB，或器件焊接及其它问题，项目就此卡住了。接下来就是一顿满地找能用的示波器过程了，那个汗啊！

　　真是赶巧，我们公司早准备配置高端示波器了，由于采购流程很长，一直处于在Tek，R&S，Agilent三家联系和产品评估中。通过我们的采购很快联系上这三家公司的销售，R&S是在联系之后，以最快的速度，率先给我们发来测试示波器样机的厂家，正是雪中送碳，久旱逢甘霖啊！拿到示波器测试样机的当天，笔者就快速拆封上电，准备信号测试了。由于之前一直用另外两家的示波器，初始使用R&S的示波器，其软件界面及操作按钮均不是很熟悉，操作起来相对生涩。经过简单摸索后，基本能做简单测试了，但是要进行高速信号测量还不能快速搞定，只能求助技术支持了。通过采购顺利联系上销售工程师-杨毓，在其帮助下，又快速联系上了技术支持工程师-李星。在李工的远程协助下，很快可以进行高速信号测量，并抓到了时钟波形。李工担心笔者这边搞不好，又在第二天上午赶到我们公司，进行现场培训指导。基于抓到的时钟波形，我们展开全面分析，李工深厚的技术知识，对笔者这个诡异问题的分析提供了重要思路。

　　先是原理分析，初步结论是：硬件原理设计上不存在太多的问题。这是一个LVDS时钟晶振发出差分LVDS 时钟后，通过交流耦合连到CPU侧（图）。

　　原理上找不到问题，只能集中精力测量波形并进行详细分析了。通过R&S示波器，用有源差分探头（图1）和有源单端探头在CPU侧来捕获时钟输出波形（图2）。

图1差分探头测得图

　　　图2单端探头测得图

　　从图可知：时钟质量在CPU端差，信号差分摆幅不够，而且共模电压超出范围，且波形畸变严重。CPU侧的PLL针对这个输入时钟信号无法锁定，也是理所但然的。难道是PCB设计有问题？PCB走线的截图如下：

　　图中：U2为差分晶振，晶振背面的C101和C102为交流耦合电容。PCB的走线为：线宽8mil，线间距16mil，差分等长控制在5mil，总线长1550mil（小于器件资料的2000mil）。

　　再仔细分析PCB设计，满足器件资料的布局布线要求，且也符合多年高速设计经验。理论上应该不存在问题，怎么会有这么奇怪的波形呢？难道是CPU负载侧有问题？联系CPU的技术支持，通过对原理图和PCB分析，很快得到一些可能存在问题的信息：末端跨接电阻是否焊接，芯片接地是否正确等等。通过实验，依次排除这些因素。

　　那么此时，只能进行全面信号测量详细分析了。首先是晶振外围电路测量。应用R&S的示波器，选择交流耦合测量方式，发现晶振的供电电源纹波很大，3.3V直流电的纹波达到100mv左右，由于这个供电来自DC/DC电源，存在这么大的纹波有可能导致晶振输出异常。飞线取LDO输出的3.3V（确认纹波小于10mv），再次测试发现PLL仍然不能锁定，CPU侧测试波形依然不符合LVDS信号标准。但是在测量过程中偶然发现一个异常，就是用R&S单端无源探头来测量晶振输出侧的信号电压时，发现PLL竟然锁上了。此时是将单端探头的接地线接在LVDS信号的负端，探针顶住信号正端。这是个什么情况，百思不得其解啊……完全颠覆了我们的认识了。现在开始怀疑，该差分晶振是否存在质量问题。

　　那么接下来针对晶振，根据器件提供的厂家资料中描述的测试方式进行裸片供电测量。其图纸：（图3）

　　　图3 推荐测试电路

　　将晶振直接飞线供上3.3V的电，断开现有负载，在差分PN信号间跨接100欧电阻，再进行信号测量，发现晶振输出确实有问题，其差分信号和单端信号输出摆幅小，信号畸变严重（与图1和图2类似）。由此，基本可以得出结论：那就是晶振通过非正规途径购买的，其质量之差，唉，无语啊！ 根据上述测试情况，这里总结了有两个问题，分别制定验证解决方案：

　　o 通过正规渠道，再购买差分晶振，准备测试；

　　o 分析为什么在R&S示波器无源探头地线接到差分信号负端的情况，能使信号质量改善；

　　针对方案二，模拟探头标明的电阻，电容分布参数，又进行了一些试验：例如负端飞线，通过串联电阻，电容等方式接地，均无法匹配探头底线接触的现象。后来仔细分析发现，笔者的单板供电直流稳压电源的输出电压的地线与市电电力线未共地（图4），即图中虚线未连接。此时，用万用表测试示波器探头的地线与直流源（-端）输出的GND 之间，发现有个很小的电压压差。

图4 测试组网图

　　当完成Earth共地后（接上虚线），采用下图5组网测试，此时PLL仍无法锁存，再用示波器探头的地线连接差分信号负极时，PLL也无法锁定了。

图5 工地测试组网图

　　由此可见，这个问题与示波器及探头本身没有关系。通过分析发现：由于探头地接的是电力线准大地，与稳压电源输出地之间是浮空关系，存在一些电压差。此时得出结论，在当前不良的晶振负端接入某个幅度的直流电压时，相当于提高了差分晶振输入的共模电压，一定程度上改善LVDS信号的质量。因此，做了另外一个实验，通过将差分晶振负端飞线到1.2V电压上（图6），人为提供1.2V共模电压，这时发现PLL锁定成功，DOM盘正常工作了。

图6 差分信号负极飞线测试图

　　此时用有源差分和有源单端探头测得波形：

图7 有源差分探头测得图

图8 有源单端测得图

　　从上两张图可得：尽管PLL锁定了，但是还能看出P，N信号不是180度交叉的，共模电压也不对，但是此时的差分信号摆幅够大见图7，能够使LVDS的PLL工作。

　　针对第一种方案，我们采购到了台湾某家公司的差分晶振，焊接完后，SATA-DOM直接就能稳定工作了，进一步验证了初始使用的差分晶振是存在质量问题的。当然，针对新的差分晶振，我们也进行 了详细的波形测试图9和图10，发现指标与器件资料一致，且符合LVDS 信号标准。且针对DOM盘进行读写文件压力测试，到目前为止工作正常，这个问题也得到了圆满的解决。

　　　图9 有源差分探头测得图

图10 有源单端测得图

　　在整个问题定位解决过程中，R&S示波器确实起到了"工程师眼睛"的作用，对高速被测信号的准确测量，并拿到想要的波形，给我们分析问题提供了有力的证据，方便迅捷的窗口界面触摸操作，大大提升了测量的速度。同时，感谢杨毓和李星的大力支持。